دسته بند پر سرعت بسته ها با معماری چند پایپلاین شده روی fpga

دسته بندی بسته ها یکی از مهم ترین تکنولوژی های فعال برای نسل آینده سرویس های شبکه می باشد. رشد نمایی اینترنت و ظهور سرویس های جدید شبکه سبب شده است که دسته بندی بسته ها یکی از چالش های اصلی در عملکرد مسیریاب های اینترنت باشد. معماری دسته بند بسته باید یک جستجوی چند فیلدی را با سرعتی برابر لینک های انتقال انجام دهد از این رو مهم ترین مسأله دسته بندی بسته ها فاصله بین نرخ سرعت لینک های انتقال و قدرت پردازش بسته ها می باشد. افزایش روزافزون و پویا بودن داده های مبادلاتی سبب ایجاد راه حل ها و معماری هایی جدید برای این مسأله شده است. محاسبه توان عملیاتی، منابع مصرفی، پیچیدگی پیاده سازی و قابلیت توسعه پذیری از جمله معیارهایی هستند که باید در معماری های ارائه شده مد نظر قرار گیرند. روش های نرم افزاری ارائه شده توسعه پذیری خوبی دارند اما به دلیل قدرت پردازشی پایین نمی توانند از توان عملیاتی بالایی برخوردار باشند. اخیراً اکثر راه حل های ارائه شده مبتنی بر روش های سخت افزاری بوده اند، اما با این حال روش های سخت افزاری نیز با وجود سرعت بالا برای انطباق قوانین، نمی توانند قابلیت توسعه و انعطاف خوبی داشته باشند. طراحی یک معماری با توانایی برقراری توازن بین روش های نرم افزاری و سخت افزاری بر روی بسترهایی با قابلیت انعطاف بالا می تواند یک کارایی بالا برای مسأله دسته بندی بسته ها فراهم آورد. در این پروژه یک معماری سخت افزاری سریع و کارا با قابلیت توسعه پذیری بالا ارائه شده است که قدرت پردازشی آن بیش از سه برابر سرعت لینک می باشد. معماری پیشنهادی یک معماری چند پایپلاین شده با چندین خط پایپلاین مبتنی بر درخت می باشد که در هر کلاک یک قانون را با توان عملیاتی بالایی منطبق می کند. این معماری ضمن سادگی در پیاده سازی و منابع مصرفی پایین می تواند توان عملیاتی بالایی فراهم کند. به دلیل پویا بودن اطلاعات و همیشه فعال بودن مسأله دسته بندی بسته ها و در نظر گرفتن قابلیت توسعه پذیری بالا برای نگاشت معماری ارائه شده از یک بستر با قابلیت انعطاف بالا مانند fpga بهره گرفته ایم. fpga مورد نظر سری virtex-6 xc6vhx565t مربوط به شرکت xilinx می باشد که از ویژگی پیکربندی جزیی آن می توان برای به روز رسانی سریع قوانین استفاده نمود. برای کاهش پیچیدگی در پیاده سازی معماری پیشنهادی، تکنیک هایی ارائه شده است که هم به روز رسانی قوانین را ساده تر می کند و هم میزان منابع سخت افزاری مصرف شده را کاهش می دهد. معماری پیشنهادی با زبان توصیف سخت افزار vhdl توصیف شده و از محیط های شبیه سازی و سنتز کننده modlesim، ise و quartus ii برای ارزیابی کارایی بهره گرفته است. نتایج تجربی نشان می دهد که معماری پیشنهادی می تواند توان عملیاتی 123.07 gbps را فراهم آورده و بیش از 10k قانون را پیاده سازی نماید.